VHDL による RTL設計

VHDLは元々標準化と仕様記述のために開発された言語であるため、実際の回路設計には必要ない機能も定義されています。
ここでは設計に直接関係のない機能を排除し、回路設計に必要最低限の仕様をまとめました。

VHDLの基本構造は以下の通り、詳しくはそれぞれのリンクを参照

library

• 標準や自作のライブラリを登録します。
• 必ずentity文の前に記入し、そのentityに適用されます。

entity 名前 is

• そのプログラムの入出力信号を定義します。
• end 名前;　　　　で終了

architecture RTL of 名前 is

　　--component　　　　下位層の entity 相当
　　--signal　　　　　　　 内部信号の登録
　　--constant　　　　　 定数の登録

begin　　　　　　　　　 --プログラムの開始
　　
　　--component　インスタンス文
　　--演算
　　--process 文
　　--FF
　　--ステートマシン

end RTL;

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